Verilog : Modellbildung Für Synthese und Verifikation / Bernhard Hoppe.

Format:

• Book

Author/Creator:

• Hoppe, Bernhard, author.

Series:

• Grundlagen der Elektro- und Informationstechnik

Language:

German

Subjects (All):

• Application-specific integrated circuits--Design and construction.

Physical Description:

1 online resource (302 p.)

Edition:

First edition.

Place of Publication:

München, Germany : Oldenbourg Wissenschaftsverlag GmbH, [2006]

Language Note:

German

Summary:

Verilog ist die neben VHDL am weitesten verbreitete Hardware-Beschreibungssprache (HDL) für den Entwurf und die Beschreibung elektronischer Schaltkreise und Systeme. Gegenüber VHDL bietet Verilog vor allem den Vorteil der leichteren Erlernbarkeit, da es auf der im Ingenieurbereich weit verbreiteten Sprache C aufgebaut ist. Das Buch von Bernhard Hoppe vermittelt alle relevanten Grundlagen und Anwendungsmöglichkeiten von Verilog und ermöglicht so einen schnellen Einstieg und Überblick. Es ist konzipiert als Lehrbuch für Studierende der Elektrotechnik im Hauptstudium, eignet sich aber auch zum Selbststudium für Berufspraktiker und andere Interessierte. Jedes Kapitel enthält Übungsaufgaben mit Lösungen; dem Buch ist eine CD mit Powerpoint-Folien für den Unterricht, einer Laboranleitung mit Zugang zu der XILINX Studentenversion für den Simulator MODELSIM und Quellcodes beigelegt.

Contents:

• Front Matter
• 2 Electronic-Design mit Verilog HDL
• 3 Die Sprache Verilog
• 4 Modelle für Grundkomponenten
• 5 Struktur, Hierarchie, Laufzeiten
• 6 Verhaltensbeschreibung
• 7 Modellbildung: Logik, Speicher, Zustandsautomaten
• 8 Logiksynthese mit Verilog
• 9 Verifikation mit Verilog
• Back Matter

Notes:

• Bibliographic Level Mode of Issuance: Monograph
• Description based on print version record.

ISBN:

• 9783486595079
• 3486595075

OCLC:

979632794